一、高速总线设计中延时的分析方法（论文文献综述）
张硕[1]（2021）在《NoC高速通信架构设计》文中提出近年来随着大规模集成电路和5G通信技术的快速发展,对片上系统（System on Chip,So C）的性能要求也越来越高,但片上多核系统存在着很多自身的问题和技术发展的瓶颈,通过集成电路（Integrated Circuit,IC）设计和工艺来弥补相关的瓶颈也越来越难,所以从新的架构来设计是一个好的选择。片上网络（Network on Chip,NoC）在超大规模、高密度集成电路中相对于传统So C的结构有不可替代的优势,虽然关于NoC的研究近年来越来越多,但芯片设计等高技术领域一直被国外垄断封锁,国内对高速、高带宽、低延时NoC系统的研究也较少,更没有成功的应用实例。故本文针对高速、高带宽、低延时系统而专门设计一种通用化NoC高速通信架构。本文首先研究NoC的基础架构,在此基础上设计出通用的NoC高速通信架构,使用Verilog HDL语言设计,将框图和波形设计法与Top-Down和Bottom-Up设计方法科学的融入到一起,实现对大型NoC高速通信系统的模块化集成设计。NoC高速通信架构主要包括两大部分,一个是高速路由器部分,另一个是缓存控制器部分。高速路由器决定着NoC系统是否能够拥有较高的带宽、超低的延时,通过对基本路由器微架构的深入研究,在此基础上通过对路由器的结构优化,改变内部总线通信方式,提高时钟频率,增加数据位宽,选择合适的路由算法,简化缓存方式和仲裁机制最终设计出具有高带宽、低延时的路由器。在高速传输系统中都需要大容量的存储器来缓存突发的数据,芯片内部的存储器容量有限,往往不能够满足设计要求,必须使用大容量的外部存储器。所以本文所设计的NoC高速通信也需要大容量的外部存储器,所以要设计专用的缓存控制器,并将该控制器映射为NoC的一个资源节点。本文设计的NoC高速通信架构充分利用了NoC技术的优点,拓展了NoC系统的通信带宽和速率,该架构可以用于多路ADC交织采样的高速数据采集系统,也适用于多路视频流采集传输系统。最后通过Vivado综合工具和Model Sim仿真工具对NoC高速通信架构整体以及设计的各子模块进行详细的验证和性能分析,验证工作可以用于高速数据采集系统的相关设计。
潘冬阳[2]（2021）在《嵌入式多通道高速信号采集处理系统研究》文中提出近年来,互联网和集成芯片的发展带动了信号采集处理系统的更新换代,随着应用需求的不断增加,信号采集处理系统在采集速率、采集精度、数据处理能力上都有很大的提升。在超声检测、分布式光纤检测以及工业现场多点模拟测量等具有复杂噪声背景的应用场景下,需要采集处理系统具有多通道数据处理能力;在一些工业生产线、输油管道等需要实时监测温度和应力等物理量的应用场景下,则需要采集处理系统具备良好的实时性。经过调研并综合考虑信号采集处理系统的性能、适用性及成本等因素,目前已有的采集系统并不能完全满足应用需求。针对上述问题,本文对信号采集处理系统展开了深入研究,设计了本课题系统的整体框架,并通过对以下几方面内容的研究,实现了一套嵌入式多通道高速信号采集处理系统。根据系统整体框架,设计了基于SPI的一主多从通信总线。以传输控制单元为SPI主机,实现了对6个采集控制单元（SPI从机）数据的并行接收和采集控制指令发送,传输速率最大可达20Mbps。通过对FPGA高速信号采集处理技术和同步时序处理技术的研究,设计了基于Cyclone 10LP系列低功耗FPGA的采集控制单元逻辑功能。并通过对累加平均滤波算法的研究和算法降噪原理的定量分析,结合FPGA并行流水线架构,实现了基于FPGA的实时累加平均滤波算法,该算法可自适应触发频率,解决了以往触发频率必须为固定频率的问题。通过对异构SoC FPGA及其片内高速AXI总线的研究,设计了基于Cyclone V系列SoC FPGA的传输控制单元逻辑功能,利用片上高速AXI总线设计接口应用,实现了FPGA与HPS的高速互联,解决了FPGA与ARM之间数据吞吐率不足的问题。通过对嵌入式Socket网络通信技术的研究,设计了采集系统配套软件。本文所设计的嵌入式多通道高速信号采集处理系统具有36个模拟信号通道,每个通道最高采样速率为65MHz,采样分辨率为14位,可实时对采样数据进行累加平均滤波处理,并通过上位机显示各通道的采样波形。经过实验测试,验证了系统的可行性且具有较强的实际应用价值。该采集系统对大背景噪声下的重复信号具有一定的通用性,可为工业现场中多通道信号采集处理提供平台支撑。
张天泽[3]（2021）在《限摆率RS485收发器中关键技术研究》文中研究表明随着科技的进步,通信对于日常生活越来越重要,RS-485标准由于其传输距离远、传输距离快、适用性强的特点,在工业、农业、军用等领域都有着较为广泛的市场,收发器在RS-485标准的通信中具有关键作用,因此对于RS-485收发器的研究具有重要意义。本文对限摆率RS-485收发器中关键技术进行了研究,根据RS-485总线收发器的工作原理将整体电路划分为接收电路与发送电路两大部分,关键技术为:（1）接收电路中的高速迟滞比较器（2）发送电路中限摆率驱动电路（3）总线引脚±15k V其余引脚±8k V的ESD防护电路。接收电路还包括输入模块、输出驱动电路,发送电路包括过温保护电路、控制电路。在确定了详细的设计指标后采用格罗方德0.18um BCD工艺设计了一款基于RS-485通信标准的限摆率收发器,借助cadence spectre仿真工具设计各模块的晶体管级电路结构并通过前仿真验证。通过仿真结果可以得出,本文所设计收发器在全温度范围（-55℃～125℃）、全电压域（4.5V～5.5V）、全工艺角下,接收电路差分输入阈值电压在-200m V～-50m V之间,当接收电路两输入端口A、B的输入电压为-7V时,最小输入电流为-57.6u A,输入电压为12V时,最大输入电流为58.5u A,最小输入阻抗为134kΩ。最大上升下降延时分别为19.84ns、19.93ns,输出逻辑高电平最小值为4.25V,输出逻辑低电平最大值为175m V,短路电流最大值为67.6m A,高阻输出泄漏电流最大值为3.3n A。发送电路输入逻辑低电平最大值为0.9V,输入逻辑高电平最小值为1.9V。在空载与挂接54Ω、100Ω负载时,差分输出电压最小值为2.25V,共模输出电压最大值为2.75V。N管支路短路电流最大值为222.6m A,P管支路短路电流最小值为-206m A。高阻输出泄漏电流均在2u A以下。在20Mbps传输速率下,上升下降延时分别为5.56ns～15.3ns、6.18ns～16.6ns,上升下降时间分别为1.11ns～2.92ns、1.08ns～2.39ns。在限摆率的250kbps传输速率下,上升下降延时分别为480ns～817ns、480ns～818ns,上升下降时间分别为719ns～1027ns、719ns～1027ns。发送电路过温保护电路的最大关断温度为188℃,最小复位温度为144℃。此外,为防止静电放电对芯片内部电路造成损伤,本文针对输入逻辑引脚、输出逻辑引脚、电源地间设计了±8k V的ESD防护电路,针对总线引脚采用DDSCR结构设计了±15k V ESD保护电路。在通过前端设计达到设计指标要求的基础上,使用virtuoso软件完成了限摆率RS-485收发器的版图设计,芯片面积为2.49mm2并通过DRC、LVS、ERC验证。结合电路图完成电路后仿真,并送出流片。
钟晓东[4]（2021）在《量子密钥分发专用数据处理芯片关键技术研究》文中认为量子密钥分发（Quantum Key Distribution,QKD）技术是一种原理上绝对安全的密钥分发技术,其是量子力学和密码学相结合的产物,在保密通讯领域有着广泛的应用前景。QKD凭借其独有的安全性优势,有望成为未来保密通讯的最佳方案。我国在QKD领域耕耘多年,已经走在了世界的前列。“墨子号”科学试验卫星一系列实验的圆满成功,量子保密通信“京沪干线”的建成,标志着我国天地一体化的量子密钥分发网络已经初步建成。未来,我国将建设覆盖范围更广、性能更优的QKD网络。QKD技术的发展趋势是技术的民用化、组网的全球化和设备的小型化。设备的小型化是QKD网络大规模建设和应用的重要基础,而设备小型化的关键是QKD关键部件的芯片化。论文针对QKD系统中的数据处理子系统的集成化进行研究,提出基于ASIC（Application-Specific Integrated Circuit,ASIC）技术设计一款 QKD 专用数据处理芯片（称为QKDSOC芯片）,以替代原有QKD设备中的数据处理子系统,实现数据处理子系统的集成化。QKD专用数据处理芯片集成了光源编码、探测器控制、QKD数据后处理、密钥分发、网络协商、流程控制等多种功能,将为QKD设备的集成化、低功耗化和低成本化奠定重要的基础。更为重要的是,该款芯片是我国首款面向QKD领域的数据处理芯片,且具有完全的自主知识产权,对于我国在QKD领域实现技术自主化具有重要意义。QKDSOC芯片的设计目标是用ASIC芯片替代原有QKD设备内的数据处理子系统,协调光源子系统和探测器子系统,实现量子密钥生成的功能。QKDSOC芯片实现了以下几方面的功能。首先是光源子系统的管理。芯片为光源子系统提供驱动编码信息,驱动其产生特定的光脉冲信号,并对光源子系统的运行状态进行监控和管理。其次是探测器子系统的管理。芯片对探测器子系统的运行状态进行监控和管理,并从探测器子系统获取探测到的光子的原始信息。最后是密钥生成流程的管理。密钥生成流程包括和密钥管理设备之间的协商、设备的校准、光源编码信息的生成、探测器数据的获取与预处理、数据的后处理、密钥网络协商、密钥上传等。QKDSOC芯片采用“处理器+协处理器”架构,使用CPU（Central Processing Unit,CPU）及其子系统实现QKD任务的调度和流程的管理,使用QKD协处理器实现高速QKD数据的后处理,使用TOE（TCP/IP Offload Engine,TOE）网络卸载引擎实现密钥的网络协商功能。测试结果表明,QKDSOC芯片达到了设计预期的目标,其数据处理能力支持100kbps速率的密钥生成。本论文的创新点主要体现在以下几个方面:（1）QKDSOC芯片是我国首款面向QKD领域的数据处理芯片,具有自主知识产权。其基于现有的成熟QKD架构设计,首次在系统级层面实现了 QKD系统的集成化、低功耗化。（2）实现了基于TOE技术的网络协商方案。这是首次将TOE技术引入QKD领域。对于提高QKD网络协商的速度、稳定性、安全性具有重要意义。（3）实现了基于协处理器的密钥数据后处理方案。该协处理器集成了 QKD所需的所有数据后处理算法,包括基矢比对、信息融合、纠错、隐私放大、密钥分发、身份认证等。这对于提高密钥处理的速度和安全性具有重要意义。
梅思涛[5]（2021）在《12.8GSPS采集模块数字系统设计》文中认为随着科学技术的高速发展,高频电路的应用越来越广泛,对高频电信号测量的需求也逐渐增加,高频信号的测量分析通常需要高采样率、高带宽的示波器,并且要求示波器具有多种数据处理功能。随着计算机技术的成熟应用,结合计算机资源的插卡式示波器需求也逐渐增多。本课题在设计PXIe示波器采集板卡的基础上,完成12.8GSPS数据采集模块数字系统的设计。本课题的具体研究内容如下:1、高速采集模块数字系统整体设计。结合实际需求,根据高速采集系统的架构与原理,分别对模数转换器和现场可编程门阵列进行对比分析,选择合适器件构建采集系统。分析高速采集系统对时钟的需求及时钟抖动对高速采集系统的影响,设计具体的时钟方案。在此基础上给出本课题的总体设计方案。2、高速数据接收与处理设计。分析了JESD204B串行传输协议,设计了基于JESD204B协议的时间交替采样系统,并分析TIADC系统造成的各种误差,设计误差校准方案。对高速采样数据进行接收,设计异步FIFO对数据进行同步接收,然后研究ADC与FPGA之间数据映射与解映射的关系,并由此设计出高速数据接收方案。同时,还分析了多个ADC之间的同步问题。此外,本课题进一步研究了数字示波器不同的采集模式,分析硬件分频和峰值检测等数据处理的实现方案,给出了具体的逻辑电路。3、存储与触发模块设计。详细分析了数字示波器触发功能的原理以及模拟边沿触发的不足之处,进一步给出了一种数字边沿触发方案。通过对高速采集系统高速数据流的数据吞吐量进行分析,设计了基于外部存储器DDR3 SDRAM的存储电路。并根据FPGA中MIG核读写时序要求,设计DDR SDRAM的逻辑电路,实现对DDR3 SDRAM的读写控制。结合数字边沿触发及存储控制电路,设计出准确识别一段采样数据中触发点的方案。本课题设计的高速数据采集模块,最高实时采样率12.8GSPS,垂直分辨率8bit,最大存储容量2Gpts。具有硬件分频、峰值检测与大容量数据存储功能,并且可以通过数字边沿触发找到准确的触发点,使得波形能够稳定显示。
雷晟存[6]（2021）在《标准数字抖动产生模块设计与实现》文中认为随着目前数字系统之间传输速率达到Gbps级,高速率下的数据传输稳定性与准确性成为评价数字系统是否正常、稳定工作的重要判据,其中数字信号在时序上的抖动成为影响数据在高速率下正确传递的关键因素。本论文基于“数字系统抖动特征的快速提取与抖动注入校正方法与技术研究”和“定时数据发生器”课题中,要求对数据码型产生多种类型的幅度、频率可控的抖动,在现有抖动研究基础上,研究如何精确的向数据码型针对性的产生抖动分量,以满足现代数字信号领域中高速数字系统的抖动性能测试。本论文主要对以下方面进行了研究:（1）对数字信号的抖动从时域、频域与统计域特性进行了分析,并结合课题指标要求与技术难点,针对性的对数字系统中数字信号的幅度噪声到时序抖动的转换,电路中串扰、反射或其他信号完整性问题引起的时序抖动进行了分析,以减小抖动产生模块本身引入的不期望的抖动。（2）对基于模拟调制抖动产生方法与基于PLL结构的抖动产生方法进行原理性研究,设计了相关电路和搭建相关平台进行测试,并结合课题指标要求,对其中抖动幅度与频率之间耦合的问题以及电路本身引入不期望的噪声过抖动大分析了其原因。（3）提出基于数字合成和DTC数字时间转换技术的标准数字抖动产生方法并设计相关电路,实现了项目指标要求的在10MHz～2Gbps数据率的数据码型上产生正弦、方形、三角与高斯噪声抖动,抖动频率覆盖范围为0.015Hz～1.56MHz、幅度覆盖范围为30ps～16.5ns,且可实现门控信号下部分码型的全部码型加抖的功能。（4）从电源完整性与信号完整型出发,研究如何通过设计上的改善,降低电路本身引入的抖动与噪声,使模块在不对数据码型产生抖动时输出信号中随机抖动仅2.77ps,以满足项目指标要求对Gbps级数据码型产生最小30ps幅度的抖动,保证产生抖动不被噪声或串扰等因素引起的不期望的抖动淹没,使产生的抖动标准化。
陈朝阳[7]（2021）在《多通道精密同步任意波形合成模块设计与实现》文中研究表明多通道任意波形发生器可以输出多路具有可调节相位关系的复杂信号,在电子测试领域中有着广泛的应用。随着被测对象复杂度的提高,输出通道间精密同步和定时偏差调节逐渐成为了多通道任意波形发生器研究的重点。多通道任意波形发生器一般由多通道任意波形合成模块和模拟通道组成,而对其同步指标的影响主要来源于任意波形合成模块。故本文对影响多通道同步的因素进行分析,研究了多通道同步的实现方法,完成了精密同步的四通道3GSPS任意波形合成模块的设计,其主要研究内容如下:1、多通道同步分析。介绍了直接波形合成技术原理并基于该结构建立了多通道任意波形合成模块模型,对模型中DAC部分、数据发生部分及触发部分同步影响因素及实现同步的条件进行具体分析。2、总体方案设计。结合本设计相关指标对DAC进行选型分析,并根据B9129相关数据及时钟需求得到调节DCO时钟实现同步的方案。通过分析得到“FPGA+DDR3 SDRAM”的数据发生方案,并对加入同步FIFO等实现数据同步的三种方案进行对比分析。结合指标对时钟产生方法对比得到DDS激励PLL的时钟产生方案和时钟分配芯片实现多路时钟“粗调+精调”的相位调节方案。3、模块硬件电路设计。根据总体设计方案选用了AD9952激励ADF4351方式产生所需的可变时钟,同时通过对相位噪声计算分析得到其具体设计参数,并对LMK01801实现相位调节的具体方法进行了设计及验证。对数据发生部分中各个模块进行了选型及外围电路设计,对调节DCO时钟实现DAC输出同步的具体流程进行说明。4、模块逻辑设计。介绍了以PCIe硬核为核心的控制接口和以AXI4总线为主体的互联接口相关设计。采用异步FIFO实现了以AXI DMA为核心的跨时钟域数据读写及描述符链生成,同时对描述符链的产生流程及具体指令解析进行了介绍。最终使用ODDR原语实现了波形数据发送端的设计,并对数据具体映射方式进行说明。通过测试,本文所设计的四通道任意波形合成模块的最大采样率为3GSPS,最大存储深度1GSa,其四个通道间同步精度满足100ps要求,对国内多通道任意波形合成发展有一定的推进作用。
石路凡[8]（2021）在《高速扫描式数码印花机数据实时处理系统硬件设计》文中指出近年来,随着计算机技术发展,数码印花技术劳动力投入小、灵活性高、污染小等优势逐渐凸显。但目前主流的扫描式数码印花机生产效率较传统的丝网印刷机存在一定差距,导致其在实际生产应用中普及率较低。扫描式数码印花机数据处理系统性能主要取决于系统图像转置处理效率,提高图像转置效率将有效提高系统性能。为此,本文围绕扫描式印花机图像数据处理技术,研究开发了高速扫描式数码印花机数据实时处理系统,具有较高的工程应用价值。系统以海思Hi3536处理器和Xilinx Artix-7 FPGA为核心设计,处理器通过两路千兆光接口接收上位机点阵图像数据并完成解压缩,通过PCIe总线向FPGA转发图像数据;FPGA实现了图像数据转置与喷头同步喷印控制;结合行进列出转置法、非原地转置策略和分块转置策略,提高了图像转置运算效率,最终实现高速数码喷印。此外,系统还拓展了RS-232、RS-485和I2C接口用于与外围设备交互。测试结果表明,本文研究开发的数据处理系统工作稳定,数据处理带宽可达1775Mb/s,实现了600dpi分辨率、4色打印模式下平均710m2/h的喷印速度。
唐成武[9]（2020）在《基于AXI4总线的DDR3高速存储接口系统设计》文中提出随着物联网和大数据在嵌入式设备上的兴起,嵌入式设备对系统内存性能的要求也越发严格。DDR3 SDRAM作为传统PC上的内存霸主,因其大容量、低功耗和高性能的特点,能够极大的满足当前嵌入式系统在数据处理方面的需求。由于DDR3SDRAM需要满足特定的时序才能正常工作,因此需要设计一款高速存储接口系统来实现对DDR3 SDRAM的正常数据读写。AXI作为新一代低功耗、高带宽、低时延的高性能嵌入式系统总线,可以在高速数据处理任务中表现出绝佳的性能。在自组网电台的研发中,其物理层需要对多路视频数据进行频繁存取,因此本文通过设计一款基于AXI4总线的DDR3高速存储接口系统以满足自组网电台的存储需求。论文基于当前主流AXI总线的DDR3存储接口系统的不足之处,在充分研究了AXI4总线规范和DDR3内存工作原理后,设计并提出了基于AXI4总线的DDR3高速存储接口系统模型。针对接口系统需要解决的核心问题,本文将存储接口系统分为三个重要模块,分别为负责解决系统在跨时钟域下的数据交互问题的AXI4-FIFO模块、匹配AXI4总线协议与DDR3接口协议的接口转换模块和完成DDR3复杂时序管理的DDR3内存控制器模块。通过板级验证结果得出,本文设计的存储接口系统较传统的存储接口系统在性能上有明显的优势,具有极高的数据存储速率和带宽利用率。与传统接口系统相比,本文设计的高速存储接口系统具有以下特点:（1）支持内存模组的最高数据频率是1866MHz,最大容量为8Gbit;（2）在200MHz时钟下,存储接口系统的最高有效带宽为8.56Gb/s,带宽利用率为64.1%～71.8%;（3）提供了软件可配置的寄存器接口,用于支持不同参数的内存模组;（4）面向嵌入式系统,灵活性高,可复用性强。
周磊[10]（2020）在《高速脉冲与无缝数据合成模块设计》文中研究表明定时数据码型发生器是一种用于产生数字电平激励电子测试设备或软件,它可以是同步数字激励的来源,其生成的信号对于在逻辑级别测试的数字电子设备有着重要的帮助。本文基于“3.35Gbps定时数据发生器”的项目,实现深存储无缝数据信号的产生的模块,主要指标包括,实现信号输出数据率为50k3.35Gbps,同时存储深度为512Mbits,本文主要实现如下的功能:1)深存储电路设计本设计基于DDR3 SDRAM的深存储电路,包括本设计所需要的获取数据块的方法的基于FPGA内部SRAM的存储方法,以及DDR3 SDRAM深存储电路的接口设计,接口包括MIG核的接口设计和时钟接口设计,最后设计了DDR3SDRAM深存储的读写时序,包括整个控制的状态机设计,以及分别的写入和读取的时序状态机设计。2)基于沿合成和分解的脉冲波形合成设计了数据合成输出的电路结构,设计了脉冲合成电路和数据合成电路,借助延时电路实现可控的脉宽的合成,并通过沿合成、沿分解实现数字的脉宽合成、NRZ和RZ码型信号,再借助反向输出方法,实现对R1信号的输出。3)基于PCI-e的通信电路设计本设计中提出了基于PCI-e的通信电路,包括PCI-e的硬件接口电路、PCI-e所使用的DMA数据传输模式、本地FPGA的本地总线接口的方法4)深存储高速数据合成设计了低频数据流合成方法以及高频数据流合成方法。低频数据流合成方法采用FPGA内部的逻辑资源进行实现,通过计数合成的方法实现对低频数据流的产生;高频数据流的合成借助FPGA内部的高速串行收发器GTX,GTX最高的输出为12.5Gbps,本设计中所要求的最高数据率为3.35Gbps,因此能够满足所需要的要求,本章节中对GTX的结构和复位时序进行了介绍,并基于该结构设置了所需要的电源模块,同样根据复位时序,设计了GTX的状态机,保证复位的正常进行,为不断变化的数据流产生提供保障,保证数据能够正常收发。本文对上面所描述的电路和方法进行了调试和验证,完成了项目中的时序功能的指标。
二、高速总线设计中延时的分析方法（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、高速总线设计中延时的分析方法（论文提纲范文）
（1）NoC高速通信架构设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| §1.1 课题研究背景及意义 |
| §1.2 NoC国内外研究现状 |
| §1.2.1 NoC国外研究现状 |
| §1.2.2 NoC国内研究现状 |
| §1.3 论文主要工作及章节安排 |
| 第二章 NoC基础理论和相关技术 |
| §2.1 NoC基础理论 |
| §2.1.1 NoC拓扑结构 |
| §2.1.2 NoC路由算法 |
| §2.1.3 NoC数据交换机制 |
| §2.1.4 NoC数据封装格式 |
| §2.1.5 NoC性能评估方式 |
| §2.2 片上高速通信总线相关技术 |
| §2.3 本章小结 |
| 第三章 NoC高速通信体系架构及资源节点设计 |
| §3.1 NoC高速通信系统总体架构设计 |
| §3.2 缓存控制器资源节点结构设计 |
| §3.3 缓存控制器资源节点各模块设计 |
| §3.3.1 位拼接模块设计 |
| §3.3.2 DDR SDRAM写控制器模块设计 |
| §3.3.3 DDR SDRAM读控制器模块设计 |
| §3.3.4 DDR SDRAM读写控制器集成设计 |
| §3.4 本章小结 |
| 第四章 高速路由器设计 |
| §4.1 高速路由器总体架构设计 |
| §4.1.1 基本路由器结构 |
| §4.1.2 高速路由器结构设计 |
| §4.2 高速路由器各模块设计 |
| §4.2.1 输入模块设计 |
| §4.2.2 虚通道模块设计 |
| §4.2.3 路由译码模块设计 |
| §4.2.4 输出模块设计 |
| §4.2.5 端口模块集成与交换开关模块设计 |
| §4.3 本章小结 |
| 第五章 NoC高速通信系统验证与性能分析 |
| §5.1 NoC高速通信系统验证 |
| §5.1.1 缓存控制器资源节点验证 |
| §5.1.2 高速路由器验证 |
| §5.1.3 NoC高速通信系统验证 |
| §5.2 NoC高速通信系统性能分析 |
| §5.2.1 传输时延和链路带宽分析 |
| §5.1.2 布局布线后的分析 |
| §5.3 本章小结 |
| 第六章 总结与展望 |
| §6.1 总结 |
| §6.2 展望 |
| 参考文献 |
| 致谢 |
| 作者在攻读硕士期间的主要研究成果 |
（2）嵌入式多通道高速信号采集处理系统研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 课题背景及研究意义 |
| 1.2 信号采集系统研究现状 |
| 1.3 本论文主要研究内容及章节安排 |
| 1.3.1 本论文主要研究内容 |
| 1.3.2 本论文章节安排 |
| 第2章 高速信号采集与处理相关技术研究 |
| 2.1 高速模数转换技术 |
| 2.1.1 模数转换器概述 |
| 2.1.2 流水线型ADC |
| 2.2 FPGA技术 |
| 2.2.1 FPGA发展概述 |
| 2.2.2 FPGA基本结构及特点 |
| 2.2.3 FPGA设计流程及开发工具 |
| 2.3 FPGA同步时序处理技术 |
| 2.3.1 FPGA时序分析基本概念 |
| 2.3.2 FPGA同步设计的重要性 |
| 2.3.3 信号跨时钟域同步方式研究 |
| 2.4 累加平均滤波算法研究 |
| 2.4.1 算法原理分析 |
| 2.4.2 降噪分析 |
| 2.5 本章小结 |
| 第3章 系统硬件设计方案 |
| 3.1 系统整体架构 |
| 3.1.1 系统整体架构分析 |
| 3.1.2 预期性能指标 |
| 3.2 FPGA间的数据通信方案设计 |
| 3.2.1 SPI串行外设接口 |
| 3.2.2 SPI多从机方案选择 |
| 3.3 采集控制单元FPGA设计方案 |
| 3.3.1 设计方案分析 |
| 3.3.2 ADC控制模块设计 |
| 3.3.3 多路模拟电子开关控制模块计实现 |
| 3.3.4 累加平均滤波算法设计实现 |
| 3.3.5 SPI从机通信模块设计实现 |
| 3.3.6 IP核配置 |
| 3.4 传输控制单元设计方案 |
| 3.4.1 方案分析 |
| 3.4.2 SPI主机通信模块设计实现 |
| 3.4.3 AXI片内高速总线应用设计实现 |
| 3.5 本章小结 |
| 第4章 系统软件设计方案 |
| 4.1 软件总体设计方案 |
| 4.2 Socket网络通信技术 |
| 4.2.1 Socket基本概念 |
| 4.2.2 Socket数据传输方式 |
| 4.2.3 Socket通信过程 |
| 4.3 系统软件设计实现 |
| 4.3.1 网络Socket客户端设计 |
| 4.3.2 基于QT上位机设计实现 |
| 4.4 本章小结 |
| 第5章 系统验证与测试 |
| 5.1 系统硬件单元仿真及调试 |
| 5.1.1 多路模拟电子开关功能仿真验证 |
| 5.1.2 累加平均滤波算法仿真验证 |
| 5.1.3 采集控制单元在线调试 |
| 5.1.4 传输控制单元在线调试 |
| 5.2 系统软硬件综合测试 |
| 5.2.1 测试环境搭建 |
| 5.2.2 测试过程 |
| 5.2.3 系统指标分析 |
| 5.3 本章小结 |
| 第6章 总结与展望 |
| 6.1 工作总结 |
| 6.2 工作展望 |
| 参考文献 |
| 致谢 |
| 在学期间主要科研成果 |
| 一、发表学术论文 |
| 二、其它科研成果 |
（3）限摆率RS485收发器中关键技术研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 国内外研究现状 |
| 1.3 主要工作 |
| 第二章 整体电路及其关键技术 |
| 2.1 关键技术与电路功能介绍 |
| 2.2 电路特点与性能指标 |
| 2.3 本章小结 |
| 第三章 接收电路关键技术研究 |
| 3.1 输入模块 |
| 3.2 迟滞比较器 |
| 3.3 输出控制模块 |
| 3.4 本章小结 |
| 第四章 发送电路关键技术研究 |
| 4.1 过温保护电路 |
| 4.2 输入控制模块 |
| 4.3 平衡驱动模块 |
| 4.3.1 驱动级电路结构 |
| 4.3.2 短路保护 |
| 4.3.3 摆率选择电路 |
| 4.4 本章小结 |
| 第五章 静电防护电路关键技术研究 |
| 5.1 静电防护电路原理 |
| 5.2 ESD保护电路设计 |
| 5.2.1 ESD_INPUT |
| 5.2.2 ESD_OUTPUT |
| 5.2.3 ESD_POWER |
| 5.2.4 ESD_DDSCR(Dual Direction Silicon Controlled Rectifier, DDSCR) |
| 5.3 本章小结 |
| 第六章 整体电路设计与仿真 |
| 6.1 整体电路设计 |
| 6.2 接收电路整体仿真 |
| 6.3 发送电路整体仿真 |
| 6.4 本章小结 |
| 第七章 版图设计与验证 |
| 7.1 版图设计规则与注意事项 |
| 7.2 版图设计 |
| 7.3 后仿真结果 |
| 7.4 本章小结 |
| 第八章 总结与展望 |
| 参考文献 |
| 在学期间的研究成果 |
| 致谢 |
（4）量子密钥分发专用数据处理芯片关键技术研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 量子密钥分发技术发展概述 |
| 1.1.1 量子密钥分发发展回顾 |
| 1.1.2 量子密钥分发网络建设 |
| 1.1.3 量子密钥分发发展趋势 |
| 1.2 量子密钥分发面临的挑战 |
| 1.2.1 单光子探测技术 |
| 1.2.2 量子中继 |
| 1.2.3 技术标准化 |
| 1.2.4 设备小型化 |
| 1.3 本论文内容 |
| 第2章 QKD系统集成化方案 |
| 2.1 40MHz-QKD设备 |
| 2.1.1 量子密钥分发流程 |
| 2.1.2 40MHz-QKD设备结构 |
| 2.1.3 数据处理子系统需求 |
| 2.1.4 40MHz-QKD设备面临的挑战 |
| 2.2 基于ASIC技术的QKD方案 |
| 2.2.1 系统架构 |
| 2.2.2 关键技术 |
| 2.2.3 可行性分析 |
| 第3章 QKD_SOC芯片设计 |
| 3.1 QKD_SOC芯片总体结构 |
| 3.1.1 设计指标 |
| 3.1.2 结构及功能划分 |
| 3.1.3 工作流程 |
| 3.2 光源编码 |
| 3.2.1 发光编码 |
| 3.2.2 存储控制 |
| 3.2.3 流量控制 |
| 3.3 探测器模型 |
| 3.4 探测器控制 |
| 3.5 QKD协处理器 |
| 3.5.1 QKD协处理器结构 |
| 3.5.2 基矢比对 |
| 3.5.3 密钥累积 |
| 3.5.4 密钥纠错 |
| 3.5.5 隐私放大 |
| 3.5.6 密钥下发 |
| 3.5.7 身份认证 |
| 3.5.8 存储空间分配 |
| 3.5.9 复分接 |
| 3.6 TCP/IP卸载引擎 |
| 3.6.1 TOE整体结构 |
| 3.6.2 MAC模块 |
| 3.6.3 ARP模块 |
| 3.6.4 IP模块 |
| 3.6.5 ICMP模块 |
| 3.6.6 UDP模块 |
| 3.6.7 TCP模块 |
| 3.7 CPU及其子系统 |
| 3.7.1 中央处理器 |
| 3.7.2 互联总线 |
| 3.7.3 低速外设 |
| 第4章 QKD_SOC验证 |
| 4.1 验证目标 |
| 4.2 TCP/IP卸载引擎验证 |
| 4.3 CPU子系统验证 |
| 4.4 QKD子系统验证 |
| 4.5 QKD业务验证 |
| 4.6 验证总结 |
| 第5章 芯片测试 |
| 5.1 QKD_SOC芯片 |
| 5.2 芯片测试大纲 |
| 5.3 测试板 |
| 5.3.1 测试板结构 |
| 5.3.2 核心板功能 |
| 5.4 芯片测试项目 |
| 5.4.1 系统启动测试 |
| 5.4.2 JTAG调试模式测试 |
| 5.4.3 CPU子系统测试 |
| 5.4.4 调试网口测试 |
| 5.4.5 密钥协商网口测试 |
| 5.4.6 QKD子系统测试 |
| 5.5 测试总结 |
| 第6章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 致谢 |
| 在读期间发表的学术论文与取得的研究成果 |
（5）12.8GSPS采集模块数字系统设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 课题背景与意义 |
| 1.2 国内外研究现状与发展趋势 |
| 1.3 课题任务和本文主要工作 |
| 1.4 论文结构安排 |
| 第二章 12.8GSPS采集模块总体方案设计 |
| 2.1 总体方案设计 |
| 2.2 PXIe总线接口实现 |
| 2.3 高速采集方案分析与设计 |
| 2.3.1 ADC器件选型 |
| 2.3.2 FPGA器件选型 |
| 2.4 系统时钟方案分析与设计 |
| 2.4.1 时钟需求分析 |
| 2.4.2 时钟抖动分析 |
| 2.4.3 时钟芯片配置 |
| 2.5 本章小结 |
| 第三章 基于JESD204B协议的高速数据接收与处理 |
| 3.1 JESD204B协议概述 |
| 3.2 实现JESD204B协议的TIADC系统 |
| 3.2.1 采样时钟相位延时设计 |
| 3.2.2 TIADC误差分析 |
| 3.2.3 TIADC误差校准方法 |
| 3.3 FPGA中数据接收模块设计 |
| 3.3.1 接收端JESD204B参数配置 |
| 3.3.2 数据接收模块设计 |
| 3.4 多ADC数据传输同步 |
| 3.5 FPGA中数据处理模块设计 |
| 3.5.1 硬件分频模块设计 |
| 3.5.2 峰值检测模块设计 |
| 3.6 本章小结 |
| 第四章 触发与存储模块设计 |
| 4.1 触发模式分析与设计 |
| 4.1.1 高速采集模块触发分析 |
| 4.1.2 触发模块设计 |
| 4.2 大容量数据存储设计 |
| 4.2.1 大容量数据存储电路设计 |
| 4.2.2 DDR3 SDRAM MIG核配置 |
| 4.2.3 DDR3 SDRAM控制逻辑设计 |
| 4.3 触发检测 |
| 4.3.1 触发信号识别 |
| 4.3.2 触发地址判断 |
| 4.4 本章小结 |
| 第五章 系统调试与测试 |
| 5.1 DMA传输验证 |
| 5.2 采集系统时钟验证 |
| 5.3 数据接收模块验证 |
| 5.4 最高实时采样率与有效位数验证 |
| 5.5 触发模块验证 |
| 5.6 最大存储深度验证 |
| 第六章 总结与展望 |
| 6.1 全文总结 |
| 6.2 工作展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
| 附录 |
（6）标准数字抖动产生模块设计与实现（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 国内外研究现状 |
| 1.3 本论文主要工作 |
| 1.3.1 技术路线与主要指标 |
| 1.3.2 本文章节安排 |
| 第二章 数字系统中抖动特性与设计目标分析 |
| 2.1 抖动的定义与分类 |
| 2.2 数字信号抖动特性分析 |
| 2.3 课题指标与技术难点分析 |
| 2.3.1 幅度噪声引起抖动分析 |
| 2.3.2 反射与串扰引起抖动分析 |
| 2.4 本章小结 |
| 第三章 抖动产生技术研究与方案设计 |
| 3.1 抖动产生技术研究 |
| 3.1.1 基于模拟调制的抖动产生技术 |
| 3.1.2 基于PLL结构的抖动产生技术 |
| 3.2 抖动产生方案设计 |
| 3.2.1 基于模拟调制的抖动产生方案设计 |
| 3.2.2 基于PLL结构的抖动产生方案设计 |
| 3.3 基于数字合成与DTC数字时间转换的抖动产生技术 |
| 3.3.1 DTC数字时间转换技术 |
| 3.3.2 数字合成技术 |
| 3.3.3 标准数字抖动产生整体方案设计 |
| 3.4 本章小结 |
| 第四章 数字抖动产生电路实现 |
| 4.1 抖动合成电路设计 |
| 4.1.1 数字时间转换电路设计 |
| 4.1.2 时钟数据恢复电路 |
| 4.1.3 基于高速D触发器的重定时电路 |
| 4.2 基于数字合成的抖动波形加载电路设计 |
| 4.2.1 频率控制电路 |
| 4.2.2 抖动波形存储电路 |
| 4.3 数字抖动产生模块控制电路设计 |
| 4.3.1 抖动幅度频率自适应电路 |
| 4.3.2 抖动控制电路时序设计 |
| 4.4 低抖动电路板设计 |
| 4.4.1 低噪声设计 |
| 4.4.2 PCB层叠与布局设计 |
| 4.4.3 布线设计 |
| 4.5 本章小结 |
| 第五章 测试与分析 |
| 5.1 电路调试与分析 |
| 5.1.1 电源模块调试与分析 |
| 5.1.2 控制电路调试与分析 |
| 5.2 低抖动电路测试与分析 |
| 5.3 项目指标测试 |
| 5.4 本章小节 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
| 附录 |
（7）多通道精密同步任意波形合成模块设计与实现（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 课题研究背景及意义 |
| 1.2 国内外研究现状和发展 |
| 1.3 主要研究内容和论文结构安排 |
| 第二章 多通道同步分析 |
| 2.1 直接数字波形合成技术 |
| 2.2 多通道任意波形合成模型 |
| 2.3 D/A同步分析 |
| 2.4 数据发生同步分析 |
| 2.5 触发同步分析 |
| 2.6 本章小结 |
| 第三章 总体方案设计 |
| 3.1 设计指标需求 |
| 3.2 数模转换器方案设计 |
| 3.2.1 DAC选型分析 |
| 3.2.2 DAC同步方案设计 |
| 3.3 数据发生方案设计 |
| 3.3.1 地址发生方案设计 |
| 3.3.2 存储方案设计 |
| 3.3.3 数据同步方案设计 |
| 3.4 时钟方案设计 |
| 3.4.1 时钟生成方案 |
| 3.4.2 时钟同步方案 |
| 3.4.3 相位调节方案设计 |
| 3.5 总体实现方案 |
| 3.6 本章小结 |
| 第四章 硬件电路设计 |
| 4.1 时钟模块设计 |
| 4.1.1 可变时钟设计 |
| 4.1.2 时钟同步设计及验证 |
| 4.2 数据发生模块设计 |
| 4.2.1 数据发生控制模块 |
| 4.2.2 数据存储模块 |
| 4.3 DAC模块设计 |
| 4.4 其他模块设计 |
| 4.4.1 总线接口模块设计 |
| 4.4.2 电源模块设计 |
| 4.5 本章小结 |
| 第五章 逻辑模块设计 |
| 5.1 控制与互联接口分析 |
| 5.1.1 控制接口分析 |
| 5.1.2 互联接口分析 |
| 5.2 数据读写控制模块设计 |
| 5.2.1 写数据模块设计 |
| 5.2.2 读数据模块设计 |
| 5.2.3 描述符链模块设计 |
| 5.3 数据发送模块设计 |
| 5.4 本章小结 |
| 第六章 测试与验证 |
| 6.1 测试平台搭建 |
| 6.2 输出波形测试和频谱分析 |
| 6.3 输出信号同步测试 |
| 6.4 本章小结 |
| 第七章 总结与工作展望 |
| 7.1 全文总结 |
| 7.2 工作展望 |
| 致谢 |
| 参考文献 |
| 附录 |
| 攻读硕士学位期间取得的成果 |
（8）高速扫描式数码印花机数据实时处理系统硬件设计（论文提纲范文）
| 致谢 |
| 摘要 |
| ABSTRACT |
| 1 绪论 |
| 1.1 选题的背景和意义 |
| 1.2 相关技术研究概况 |
| 1.2.1 国内外研究现状 |
| 1.2.2 DDR3 相关技术特性 |
| 1.2.3 矩阵转置技术 |
| 1.2.4 PCIe技术概述 |
| 1.3 论文研究内容与组织结构 |
| 1.3.1 论文研究内容 |
| 1.3.2 论文组织结构 |
| 2 系统硬件总体设计 |
| 2.1 需求分析与关键器件选型 |
| 2.1.1 需求分析 |
| 2.1.2 可行方案对比 |
| 2.1.3 处理器芯片选型 |
| 2.1.4 FPGA芯片选型 |
| 2.2 系统硬件整体方案 |
| 2.2.1 系统总体方案 |
| 2.2.2 系统功能模块划分 |
| 2.3 本章小结 |
| 3 系统硬件详细设计 |
| 3.1 处理器模块 |
| 3.1.1 千兆网络接口 |
| 3.1.2 PCIe接口 |
| 3.1.3 DDR3 SDRAM接口 |
| 3.1.4 SPI Flash接口 |
| 3.1.5 UART接口 |
| 3.1.6 I2C接口 |
| 3.1.7 其他预留接口 |
| 3.2 FPGA模块 |
| 3.2.1 Flash接口 |
| 3.2.2 DDR3 SDRAM接口 |
| 3.2.3 喷头控制接口 |
| 3.3 电源模块 |
| 3.4 系统PCB设计 |
| 3.4.1 PCB布局设计 |
| 3.4.2 PCB层叠设计 |
| 3.4.3 PCB布线设计 |
| 3.4.4 DDR3 关键信号仿真 |
| 3.4.5 PCB设计结果 |
| 3.5 本章小结 |
| 4 FPGA功能设计 |
| 4.1 PCIe模块 |
| 4.1.1 TLP格式分析 |
| 4.1.2 BAR空间配置 |
| 4.1.3 接收状态机设计 |
| 4.2 图像转置模块 |
| 4.2.1 功能设计 |
| 4.2.2 地址映射关系 |
| 4.2.3 读写模式优化设计 |
| 4.3 DDR3 控制器模块 |
| 4.3.1 中断控制模块 |
| 4.3.2 DDR3 读写控制模块 |
| 4.4 喷头控制模块 |
| 4.5 本章小结 |
| 5 系统测试 |
| 5.1 硬件测试 |
| 5.2 电源测试 |
| 5.2.1 电源信号质量测试 |
| 5.2.2 上电时序测试 |
| 5.3 关键信号测试 |
| 5.3.1 时钟信号质量测试 |
| 5.3.2 PCIe信号质量测试 |
| 5.4 FPGA功能测试 |
| 5.4.1 PCIe链路传输测试 |
| 5.4.2 DDR3 读写测试 |
| 5.4.3 转置功能测试 |
| 5.4.4 转置性能测试 |
| 5.5 样机测试 |
| 5.6 本章小结 |
| 6 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 作者简历 |
（9）基于AXI4总线的DDR3高速存储接口系统设计（论文提纲范文）
| 摘要 |
| Abstract |
| 缩略词表 |
| 1 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 本文研究内容 |
| 1.4 论文结构安排 |
| 2 存储接口系统相关技术与协议的研究分析 |
| 2.1 存储接口系统模型简介 |
| 2.2 存储接口系统设计理论 |
| 2.3 DDR3 SDRAM的工作机制 |
| 2.4 存储接口系统接口协议工作原理 |
| 2.5 本章小结 |
| 3 AXI4-FIFO及接口转换模块IP核设计 |
| 3.1 系统核心器件介绍 |
| 3.2 AXI4-FIFO IP核设计 |
| 3.3 接口转换模块IP核设计 |
| 3.4 本章小结 |
| 4 DDR3内存控制器IP核设计 |
| 4.1 DDR3内存控制器整体架构设计 |
| 4.2 DDR3内存控制器主状态机设计 |
| 4.3 DDR3内存控制器的参数设计 |
| 4.4 DDR3 内存控制器的RTL级设计 |
| 4.5 本章小结 |
| 5 存储接口系统的验证 |
| 5.1 验证平台设计 |
| 5.2 RTL级仿真结果及分析 |
| 5.3 板级验证 |
| 5.4 本章小结 |
| 6 总结与展望 |
| 6.1 论文总结 |
| 6.2 工作展望 |
| 致谢 |
| 参考文献 |
（10）高速脉冲与无缝数据合成模块设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 国内外研究现状 |
| 1.3 论文的主要工作 |
| 1.4 论文的结构安排 |
| 第二章 总体方案设计 |
| 2.1 需求分析 |
| 2.1.1 功能需求分析 |
| 2.1.2 性能需求分析 |
| 2.2 总体硬件结构 |
| 2.2.1 数字合成模块方案设计 |
| 2.2.2 高速深存储无缝数据方案设计 |
| 2.2.3 脉冲合成输出方案设计 |
| 2.2.4 通信电路方案 |
| 2.3 难点分析 |
| 2.4 本章小结 |
| 第三章 深存储无缝数据合成设计 |
| 3.1 深存储电路设计 |
| 3.1.1 数据深存储电路接口设计 |
| 3.1.2 内存状态机设计 |
| 3.1.3 深存储写时序逻辑设计 |
| 3.2 深度可编程数据存储设计 |
| 3.2.1 数据块选取的存储电路设计 |
| 3.2.2 序列图形地址产生 |
| 3.3 高速无缝数据流合成设计 |
| 3.3.1 高速无缝数据方案 |
| 3.3.2 读时序逻辑设计 |
| 3.3.3 数据流合成电路设计 |
| 3.4 本章小结 |
| 第四章 脉冲波形合成及通信设计 |
| 4.1 研究目标 |
| 4.2 脉冲波形合成电路 |
| 4.2.1 脉冲合成电路 |
| 4.2.2 高精度延时电路 |
| 4.3 PCI-e高速通信电路设计 |
| 4.3.1 PCI-e接口电路设计 |
| 4.3.2 DMA数据传输 |
| 4.3.3 本地总线控制 |
| 4.4 本章小节 |
| 第五章 实验结果分析 |
| 5.1 图形数据地址产生仿真 |
| 5.2 深存储电路测试 |
| 5.2.1 数据写入 |
| 5.2.2 数据读取 |
| 5.3 脉冲/数据测试 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 6.1 全文总结 |
| 6.2 不足与展望 |
| 致谢 |
| 参考文献 |
| 附录 |
四、高速总线设计中延时的分析方法（论文参考文献）
- [1]NoC高速通信架构设计[D]. 张硕. 桂林电子科技大学, 2021(02)
- [2]嵌入式多通道高速信号采集处理系统研究[D]. 潘冬阳. 齐鲁工业大学, 2021(11)
- [3]限摆率RS485收发器中关键技术研究[D]. 张天泽. 北方工业大学, 2021(01)
- [4]量子密钥分发专用数据处理芯片关键技术研究[D]. 钟晓东. 中国科学技术大学, 2021(09)
- [5]12.8GSPS采集模块数字系统设计[D]. 梅思涛. 电子科技大学, 2021(01)
- [6]标准数字抖动产生模块设计与实现[D]. 雷晟存. 电子科技大学, 2021(01)
- [7]多通道精密同步任意波形合成模块设计与实现[D]. 陈朝阳. 电子科技大学, 2021(01)
- [8]高速扫描式数码印花机数据实时处理系统硬件设计[D]. 石路凡. 浙江大学, 2021(01)
- [9]基于AXI4总线的DDR3高速存储接口系统设计[D]. 唐成武. 华中科技大学, 2020(01)
- [10]高速脉冲与无缝数据合成模块设计[D]. 周磊. 电子科技大学, 2020(01)