一、可测试性技术的现状与未来（论文文献综述）
李松[1]（2020）在《基于MPU可测试性设计扫描测试方法研究》文中指出随着集成电路工艺尺寸不断的缩小和产业化进程的加快,对芯片的测试要求也越来越高,可测试性设计（Design for Test,DFT）已成为芯片设计中必不可少的一环。扫描测试作为芯片可测试性设计的主要实现方式,对其设计方法的研究显得非常重要,在芯片规模较大时,测试压缩也是扫描测试中需要考虑的重要因素。本文基于一款微处理器（Micro Processor Unit,MPU）芯片子系统模块的扫描测试设计,通过测试控制单元（Test Control Unit,TCU）和分布式从系统控制器（Distributed Slave System Controller,DSC）分别产生扫描测试的控制信号和测试时钟,实现了该子系统模块基于EDT（Embedded Deterministic Test）的自动测试向量生成（Automatic Test Patterns Generation,ATPG）,其中固定故障和跳变延时故障测试覆盖率分别达到了98.15%和88.37%,测试向量数量分别为5312和9054,并对生成的测试向量进行了仿真验证和优化处理。通过研究多时钟域扫描测试的时钟捕获方式,提出了一种针对于多时钟域实速（At-speed）测试的片上时钟（On Chip Clock,OCC）电路结构,实验对比了LOC（Launchoff-Capture）和LOS（Launch-off-Shift）两种扫描捕获模式的测试结果。本文基于ISCAS’89基准电路研究了EDT结构的压缩特性,提出了固定扫描通道和固定压缩率的测试压缩优化方法,优化结果表明,固定故障测试数据体积减少了3.9-6.4倍,测试时间减少了3.8-6.2倍,跳变延时故障测试数据体积减少了4.0-5.4倍,测试时间减少了3.8-5.2倍。同时针对基准电路进行了EDT旁路和低功耗设计,分别生成了旁路模式的测试向量和低功耗模式的测试向量。本文研究内容对芯片的扫描测试设计具有较高的参考价值,所讨论的多时钟域扫描测试方法和时钟产生机制可以作为扫描测试的时钟设计方案,对EDT压缩特性的研究也可以作为扫描测试压缩设计的指导方针。
刘晓雨[2]（2020）在《基于可测试性技术的电路板测试系统研究》文中认为随着现今的科技越来越发达,电路板的设计越来越精密化;同时,电路板的管脚越来越密集,电路板的内部构造也越来越复杂化。通过研究发现数字电路板的内部结构相对简单,其内部仅通过数字信号“0”或“1”,因此通过对比输入和输出信号的“0”、“1”状态,就可以知道电路板内部引脚的故障问题。同时由于电路板引脚逐渐高密度化,内部结构逐渐复杂化,相对电路板内部引脚进行测试的困难程度也就越来越大,对电路板进行测试的电路板测试系统也应随着电路板的更新而不断改进。因此采用可测试性技术中的边界扫描测试技术作为测试系统的测试方法,研究设计了可以产生同时符合IEEE 1149.1和IEEE 1149.7标准测试信号的边界扫描控制器,并且对USB通信接口模块以及一些外围电路进行了研究设计,设计的边界扫描控制器具有较高的测试效率,并且可以与上位机进行信号通信同时兼容不同电平的数字电路板,使测试结果可以与上位机进行通信并且对于不同电平的电路板兼容;同时设计了一种应用边界扫描技术的抗误判低混淆自适应算法,设计的自适应算法根据算法的设计原理可以对电路进行分级测试,同时算法的紧凑性相对较低,在一定程度上可以达到log2（N+2）,设计的算法具有抗误判性,检测中出现故障混淆现象的概率较低,同时具有较高的故障覆盖率和测试速率;研究一种簇测试方法,使非边界扫描器件在测试系统运行过程中也可以被检测,提高测试系统的测试覆盖范围。
李泽发[3]（2020）在《一种电机码盘控制芯片的DFT设计与验证》文中进行了进一步梳理随着集成电路（integrated circuit,IC）设计水平和制造工艺的快速提高,芯片的规模和设计复杂度急剧增加,芯片的时钟频率不断提高,这些都给芯片的测试工作提出了挑战。芯片的可测试性设计（DFT,Design for Testability）已经成为芯片的设计和制造过程中十分必要的环节。DFT技术的意义在于可以减少产品投入到市场的时间（TTM,time to market）、降低测试的费用以及提高产品的质量。本论文基于一款电机码盘控制芯片的物理设计与实现,对其可测试性设计进行了研究和验证。基于DFT的基础理论,采用的DFT设计方法主要包括扫描设计方法、寄存器内建自测试（MBIST,memory build-in self test）设计方法、边界扫描设计方法。这些设计方法给码盘控制芯片提供了便捷可行的测试方法。本文在简要说明了可测试性设计的理念、芯片的故障模型和与其对应的测试矢量产生后,展开的具体工作内容如下:（1）对码盘控制芯片分别进行模块级、TOP级的全扫描设计。经过结果分析,模块级扫描设计的固定故障（Stuck-at fault）覆盖率大约为97%,TOP级的Stuck-at故障覆盖率大约为90%,TOP级的跳变故障（Transition fault）覆盖率为96%。（2）针对码盘控制芯片的存储器,采用了一种降低MBIST功耗的新方法,这种方法根据时钟域（Clock domain）的不同,存储器（memory）的不同,将memory进行了分组,不同小组的memory执行串行操作,相同小组的memory执行并行操作,结果显示该方法使得测试power仅为传统方法的35.69%,测试时间仅为传统测试时间的25.5%。
穆东旭[4]（2019）在《基于可测试性技术的机载电路板故障诊断研究》文中指出当前,国内外对机载电路板的检测往往只能通过功能检测、接触式检测、红外热成像检测等方式进行,这些检测方式都是从设备功能方向出发,操作过程复杂,测试速度慢,难以实现故障准确定位。可测试性技术中的边界扫描测试是一种专门用来解决复杂电路测试的方法,该方法是从设备设计原理出发对电路板进行检测。基于边界扫描技术的测试平台,操作方便,测试速度快,可实现芯片管脚级故障定位。首先对常规测试向量生成算法进行分析,针对互连网络无限制短路故障模型的不足,在电路板网络短路可能性理论基础上,建立有限制短路故障模型,并结合最小权点覆盖法,提出了基于有限制短路故障模型的最小权点覆盖算法,该方法生成的测试向量与常规方法相比,具备良好的紧凑性与完备性。其次,对IEEE1149.4标准研究后构建了基于边界扫描技术的测试平台总体设计方案,然后详细对测试控制箱中通信与扫描控制模块以及测试平台软件进行设计。在设计过程中,主机接口采用USB通信方式,边界扫描控制器用FPGA实现,为提高处理器利用率,在测试数据输入输出模块引入FIFO缓存器。在测试平台软件中设计了测试文件自动加载、系统自检、测试算法及扫描链路选择等功能,可实现测试信息的自动生成、执行、测试响应分析及故障诊断。最后,自行设计了DEMO实验板并设置多个跳线与故障开关,来满足不同网络数目及故障类型测试。利用DEMO板对测试平台进行综合验证,成功检测出事先注入的多种互连故障,能准确判断故障类型,定位故障位置。实验结果表明,基于边界扫描技术的测试平台能够快速,准确判断故障类型,定位故障位置,可实现对电路板的“秒”级测试及“管脚”级故障定位,具有良好的测试速度与定位精度,达到了预期效果。
王海博,袁利[5]（2014）在《基于内部1553B总线的航天器控制系统可测试性框架设计与验证》文中研究指明可测试性设计是提升系统研制效率和测试品质的重要方法.给出基于内部1553B总线的航天器控制系统可测试性设计的分层递阶结构,建立可测试性设计的模型框架,并对基于1553B总线的航天器控制系统可测试性设计的技术实现进行了分析.最后利用TEAMS软件结合实例进行可测试性设计仿真评估,评估结果证明了这种可测试性设计方法的有效性.
张琦,丁剑,贾爱梅[6]（2013）在《大型设备测试性技术研究现状分析》文中提出测试性技术可有效提高大型设备的实时状态监测、故障检测及诊断水平,以满足其安全性和可靠性要求。在分析大型设备的测试性及其机内测试设计研究现状的基础上,就其测试性设计的基本概念、一般要求、发展历史与智能机内测试技术的研究热点进行介绍,供相关研究时参考。
王丹[7]（2012）在《一款高性能处理器的可测性设计与实现》文中进行了进一步梳理随着深亚微米（DSM, Deep Sub-Micron）技术和IP （Intellectual Property）核复用技术为支撑的片上系统SoC （System-on-Chip）技术的迅速发展,高性能处理器的可测试性设计（DFT, Design For Testability）已经成为了设计过程中的重要一环,成为了一项极具挑战性的工作。本课题主要是实现了一款高性能处理器的DFT设计,该芯片采用45nm设计工艺,主频1.2GHz。芯片不仅自身逻辑模块结构复杂,而且使用了DDR3、 PCIE、 SATA、USB等高速IP核,这就给处理器的可测试性设计带来了更大的挑战。为达到芯片的测试目标和提高芯片的易测性,我们采取的DFT方法主要包括：扫描设计、存储器内建自测试、边界扫描设计,这些技术为该芯片提供了方便可靠的测试方案。在简单论述了可测性设计的基本理论、方法和芯片的整体结构后,本文主要阐述了处理器可测性设计的实现,并且针对实现过程中的一些难点和重点做了详细的阐述,本文的主要工作和创新点总结如下：1、在at-speed测试方案下,结合DFT方法,通过解决时钟域、门控时钟以及压缩逻辑等复杂问题,使芯片Transition故障覆盖率达到了90%左右,Stuck-at故障覆盖率达到了96.31%,达到了预期的测试要求。2、扫描设计通过“低功耗填充”技术,有效的生成低功耗的测试向量,该技术将测试向量的每个关注位的值复制到扫描链中的后续位,直到下一个具有相反值关注位出现为止,产生低功耗的测试向量,该设计方法使单个模块的扫描功耗比正常情况下平均降低了22.46%。3、由于芯片内的存储器数目繁多,如果用一般的设计方法,MBIST的测试功耗将非常高。而本文采取了一种降低MBIST功耗的设计方法,该方法根据时钟域、存储器大小将存储器分成不同的组,组之间进行串行测试,组内并行测试,该方法使得测试功耗与传统的测试功耗相比降低了14.36%。目前该芯片的DFT设计工作已经全部结束,芯片正处于流片阶段,整个芯片的DFT结构已经全部通过模拟验证,证明整个设计符合测试要求。
李彬,张强,任焜,唐宁[8]（2010）在《航天器可测试性设计研究》文中研究指明在调研国内外可测试性技术发展历程的基础上,分析中国航天器可测试性设计技术与国外的差距,探讨其发展的前提条件和规划方法,提出适合中国航天器的可测试性设计的技术实现途径.
刘大伟[9]（2008）在《基于DES理论的数模混合电路测试方法的研究》文中研究说明随着电子技术的迅猛发展,数模混合电路广泛应用于各种电路系统;现有的数模混合电路测试方法已经不能满足故障诊断的要求。因此,进行数模混合电路的可测试性与故障诊断研究具有重要意义。本文运用离散事件系统（Discrete Event System,DES）理论把数字和模拟信号统一在同一个数学模型下,对数模混合电路进行可测试性与故障诊断分析。本文的主要工作及取得的成果如下:●建立基于DES理论的电路故障诊断数学模型,对电路进行可测试性分析并求解其故障隔离率。通过电路实例验证了利用DES理论进行数模混合电路可测试性分析和故障诊断的可行性。●在采用DES理论对数模混合电路进行测试分析过程中,求取电路的最小测试集是其中的关键环节。本文在深入研究蚁群算法的基础上,给出了将蚁群算法用于最小测试集的求取模型;试验表明利用蚁群算法的正反馈机制,在保证故障检测率的前提下,该算法能够有效的优化测试向量。●运用DES理论对具体的数模混合电路进行测试分析,并采用了不同的事件集进行故障仿真,探讨了不同事件集对测试效果的影响。结果证明有效的选择事件集可以提高故障覆盖率,增强电路的测试效果。●论文在研究了自动测试系统技术现状的基础上,提出了数模混合电路测试系统的设计方案。系统采用了虚拟仪器技术,基本实现了数模混合电路的测试与故障诊断。为实现数模混合电路的测试与故障诊断系统的智能化提供了一种新思路。
王厚军[10]（2008）在《可测性设计技术的回顾与发展综述》文中提出介绍了可测性定义、起源和发展过程,简要分析了国内可测性技术的现况和存在问题。对可测性建模、度量、基本方法、相关国际标准、可测性设计平台和可测性技术发展趋势等几个核心问题进行了探讨。
二、可测试性技术的现状与未来（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、可测试性技术的现状与未来（论文提纲范文）
（1）基于MPU可测试性设计扫描测试方法研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 研究背景及研究意义 |
| 1.2 可测试性技术的发展 |
| 1.2.1 AdHoc技术 |
| 1.2.2 结构化测试 |
| 1.3 国内外研究现状 |
| 1.4 论文研究内容和结构安排 |
| 第2章 DFT扫描测试理论 |
| 2.1 扫描测试策略 |
| 2.1.1 全扫描和部分扫描 |
| 2.1.2 扫描单元类型 |
| 2.1.3 测试类型和故障模型 |
| 2.2 可控性和可观察性设计 |
| 2.2.1 时钟和复位的可控性 |
| 2.2.2 逻辑电路的可控性和可观察性 |
| 2.3 基于ATPG的扫描测试 |
| 2.3.1 自动测试向量生成 |
| 2.3.2 扫描测试的原理 |
| 2.3.3 扫描测试阶段与时序 |
| 2.4 本章小结 |
| 第3章 MPU扫描设计和测试向量生成 |
| 3.1 扫描测试设计架构及流程 |
| 3.1.1 扫描测试的层次化设计 |
| 3.1.2 扫描测试层次化实现流程 |
| 3.1.3 TCU测试控制模块 |
| 3.2 扫描测试时钟机制 |
| 3.2.1 OCC片上时钟电路 |
| 3.2.2 DSC测试时钟控制单元 |
| 3.2.3 MPU测试时钟架构 |
| 3.3 扫描测试时钟捕获机制研究 |
| 3.3.1 多种时钟捕获机制 |
| 3.3.2 多时钟域扫描测试时钟产生机制 |
| 3.3.3 LOC和LOS时钟捕获方案 |
| 3.4 测试向量生成与仿真 |
| 3.4.1 测试故障分类与覆盖率 |
| 3.4.2 测试向量生成结果与仿真 |
| 3.4.3 测试向量优化处理 |
| 3.5 本章小结 |
| 第4章 基于EDT扫描测试压缩的ATPG |
| 4.1 EDT测试压缩原理 |
| 4.2 测试压缩优化与分析 |
| 4.2.1 测试压缩影响因素 |
| 4.2.2 测试压缩优化方法 |
| 4.2.3 固定测试端口和固定压缩率分析 |
| 4.2.4 测试压缩优化结果对比 |
| 4.3 EDT旁路模式 |
| 4.3.1 EDT旁路原理和控制逻辑 |
| 4.3.2 旁路模式测试向量生成对比 |
| 4.4 EDT低功耗测试 |
| 4.4.1 EDT低功耗测试原理和控制逻辑 |
| 4.4.2 低功耗模式测试向量生成对比 |
| 4.5 本章小结 |
| 第5章 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 参考文献 |
| 发表论文和参加科研情况说明 |
| 致谢 |
（2）基于可测试性技术的电路板测试系统研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 课题背景及研究意义 |
| 1.2 国内外研究现状 |
| 1.3 论文总体结构 |
| 第二章 基于可测试性技术的电路板测试系统总体规划 |
| 2.1 可测试性技术 |
| 2.2 系统总体结构 |
| 2.3 系统测试流程 |
| 2.4 测试系统硬件系统总体设计 |
| 2.5 本章小结 |
| 第三章 测试系统硬件系统的设计 |
| 3.1 IEEE1149.1 标准和IEEE1149.7 标准下的边界扫描测试技术 |
| 3.1.1 IEEE1149.1标准下边界扫描技术 |
| 3.1.2 IEEE1149.7标准下的边界扫描技术 |
| 3.2 硬件系统中边界扫描控制器总体设计 |
| 3.3 边界扫描控制器的模块化设计 |
| 3.3.1 TCK模块设计 |
| 3.3.2 TDO模块设计 |
| 3.3.3 TDI模块设计 |
| 3.3.4 TMS模块设计 |
| 3.3.5 RSU模块设计 |
| 3.3.6 多路复用模块设计 |
| 3.4 USB通信接口模块设计 |
| 3.5 硬件系统边界扫描控制器总体仿真 |
| 3.6 外围电路设计 |
| 3.7 本章小结 |
| 第四章 测试系统测试方法的研究 |
| 4.1 边界扫描测试算法的研究 |
| 4.1.1 经典算法和现代算法 |
| 4.1.2 自适应算法 |
| 4.1.3 抗误判低混淆的自适应算法 |
| 4.1.4 算法性能分析 |
| 4.2 被测电路板簇测试方法研究 |
| 4.3 小结 |
| 结论 |
| 致谢 |
| 参考文献 |
| 作者简介 |
（3）一种电机码盘控制芯片的DFT设计与验证（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 主要研究内容 |
| 1.4 本文章节总体介绍 |
| 第2章 芯片可测试性设计概述 |
| 2.1 测试的基本概念及原理 |
| 2.2 故障模型及主要ATPG算法 |
| 2.2.1 故障模型 |
| 2.2.2 主要的ATPG算法 |
| 2.3 扫描技术介绍 |
| 2.4 内建自测试技术介绍 |
| 2.5 边界扫描技术介绍 |
| 2.6 本章小结 |
| 第3章 码盘控制芯片的DFT设计分析 |
| 3.1 码盘控制芯片结构简介及测试要求 |
| 3.2 码盘控制芯片扫描技术分析 |
| 3.3 码盘控制芯片内建自测试技术分析 |
| 3.4 码盘控制芯片边界扫描技术分析 |
| 3.5 本章小结 |
| 第4章 基于at-speed测试的扫描设计 |
| 4.1 码盘控制芯片扫描设计的总体策略 |
| 4.2 码盘控制芯片压缩逻辑的设计 |
| 4.2.1 传统的扫描设计 |
| 4.2.2 带压缩的扫描设计 |
| 4.3 码盘控制芯片低功耗的扫描设计 |
| 4.3.1 低功耗的扫描设计方法 |
| 4.3.2 扫瞄设计功耗评价 |
| 4.4 码盘控制芯片中时钟域的分域与串链顺序 |
| 4.4.1 时钟域的分域问题 |
| 4.4.2 调试链的串链顺序问题 |
| 4.5 码盘控制芯片的扫描设计结果验证与分析 |
| 4.5.1 模块级扫描设计结果验证 |
| 4.5.2 TOP层扫描设计验证结果 |
| 4.5.3 影响故障覆盖率的因素分析 |
| 4.6 本章小结 |
| 第5章 码盘控制芯片的MBIST设计 |
| 5.1 码盘控制芯片MBIST的算法选择 |
| 5.2 码盘控制芯片MBIST的低功耗设计 |
| 5.2.1 MBIST的基本原理及测试功耗分析 |
| 5.2.2 传统的降低MBIST功耗的方法与影响功耗因素 |
| 5.2.3 本文降低MBIST功耗的方法 |
| 5.3 码盘控制芯片测试功耗结果分析 |
| 5.4 本章总结 |
| 结论 |
| 参考文献 |
| 攻读硕士学位期间所发表的学术论文 |
| 致谢 |
（4）基于可测试性技术的机载电路板故障诊断研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 课题背景及研究意义 |
| 1.2 机载电路板常见故障诊断方法 |
| 1.3 可测试性技术国内外研究现状 |
| 1.4 本文的主要工作及论文结构 |
| 1.4.1 本文的主要工作 |
| 1.4.2 论文结构 |
| 第二章 边界扫描基本理论与算法分析 |
| 2.1 边界扫描技术的基本原理及相关模型 |
| 2.1.1 边界扫描基本概念及原理 |
| 2.1.2 边界扫描测试原理数学模型 |
| 2.1.3 电路板互连故障模型 |
| 2.2 常规扫描测试向量生成算法 |
| 2.2.1 基本概念 |
| 2.2.2 等权值抗误判算法 |
| 2.2.3 极小权值-极大相异性算法 |
| 2.3 最小权点覆盖的测试向量生成算法 |
| 2.3.1 有限制短路故障网络模型的建立 |
| 2.3.2 最小权值点覆盖集合构建 |
| 2.3.3 测试向量生成 |
| 2.3.4 算法性能分析 |
| 2.4 本章小结 |
| 第三章 基于边界扫描技术的测试平台总体设计 |
| 3.1 测试平台的设计需求与总体结构 |
| 3.1.1 功能需求 |
| 3.1.2 性能需求 |
| 3.1.3 测试平台总体结构 |
| 3.1.4 测试平台工作流程 |
| 3.2 测试控制箱总体设计 |
| 3.2.1 边界扫描控制器总体设计 |
| 3.2.2 USB接口控制器总体设计 |
| 3.2.3 模拟电路测试模块总体设计 |
| 3.3 测试平台软件总体设计 |
| 3.4 本章小结 |
| 第四章 通信与扫描控制模块设计 |
| 4.1 边界扫描控制器模块化设计 |
| 4.1.1 读写通信模块设计 |
| 4.1.2 TCK模块设计 |
| 4.1.3 TDO模块设计 |
| 4.1.4 TDI模块设计 |
| 4.1.5 TMS模块设计 |
| 4.2 USB接口控制器固件程序设计 |
| 4.3 外围电路设计 |
| 4.3.1 电压转换电路 |
| 4.3.2 串行I2C总线电路 |
| 4.3.3 FPGA配置电路 |
| 4.4 本章小结 |
| 第五章 测试平台软件设计与综合验证 |
| 5.1 测试平台软件模块化设计 |
| 5.1.1 文件分析与测试生成模块设计 |
| 5.1.2 测试执行模块设计 |
| 5.1.3 响应分析与故障诊断模块设计 |
| 5.2 测试平台软件和通信与扫描控制模块综合验证 |
| 5.2.1 实验环境 |
| 5.2.2 实验电路板介绍 |
| 5.2.3 扫描链完整性测试验证 |
| 5.2.4 互连测试验证 |
| 5.3 本章小结 |
| 第六章 总结与展望 |
| 6.1 论文所做的主要工作 |
| 6.2 下一步工作展望 |
| 致谢 |
| 参考文献 |
| 附录 |
| 作者简介 |
（5）基于内部1553B总线的航天器控制系统可测试性框架设计与验证（论文提纲范文）
| 0 引言 |
| 1 系统级可测试性设计方法 |
| 2 基于1553B总线的控制系统体系结构 |
| 3 基于1553B总线的控制系统可测试性设计建模 |
| 4 可测试性设计技术实现分析 |
| 5 可测试性设计仿真、评估 |
| 6 结论 |
（6）大型设备测试性技术研究现状分析（论文提纲范文）
| 1 测试性的基本概念 |
| 2 BIT设计的一般要求 |
| 2.1 BIT通用设计准则 |
| 2.2 BIT的测试要求和确定技术指标 |
| 3 BIT技术的发展历史 |
| 4 智能BIT技术的研究现状 |
| 4.1 专家系统在BIT中的应用 |
| 4.2 人工神经网络在BIT中的应用 |
| 4.3 信息融合技术在BIT中的应用 |
| 4.4 BIT中的新技术应用 |
| 5 结语 |
（7）一款高性能处理器的可测性设计与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 课题研究背景与意义 |
| 1.2 DFT发展历程和现状 |
| 1.3 DFT发展趋势和挑战 |
| 1.4 本文主要工作和结构 |
| 1.4.1 本文主要工作 |
| 1.4.2 本文结构安排 |
| 第二章 可测性设计综述 |
| 2.1 可测性设计的基本概念 |
| 2.2 测试的基本原理 |
| 2.3 故障模型和故障模拟 |
| 2.4 测试向量的产生 |
| 2.5 可测性设计技术 |
| 2.5.1 扫描技术 |
| 2.5.2 内建自测试技术 |
| 2.5.3 边界扫描技术 |
| 2.6 本章小结 |
| 第三章 “FX”处理器DFT结构规划 |
| 3.1 芯片测试概述 |
| 3.2 结构简介与测试目标 |
| 3.2.1 芯片的结构简介 |
| 3.2.2 测试要求与目标 |
| 3.3 可测性设计分析 |
| 3.3.1 扫描设计 |
| 3.3.2 存储器内建自测试设计 |
| 3.3.3 边界扫描设计 |
| 3.4 测试难度分析 |
| 3.5 本章小结 |
| 第四章 基于at-speed的扫描设计 |
| 4.1 扫描设计全局策略 |
| 4.2 压缩逻辑的设计 |
| 4.2.1 传统的扫描设计 |
| 4.2.2 带压缩的扫描设计 |
| 4.3 低功耗的扫描设计 |
| 4.3.1 测试模式和功能模式的比较 |
| 4.3.2 低功耗的扫描设计方法 |
| 4.3.3 扫描设计功耗评估 |
| 4.4 多时钟域划分和串链顺序 |
| 4.4.1 多时钟域划分问题 |
| 4.4.2 调试链的插入 |
| 4.4.3 扫描链串链顺序问题 |
| 4.5 扫描设计验证结果与分析 |
| 4.5.1 模块级扫描设计验证结果 |
| 4.5.2 TOP层扫描设计验证结果 |
| 4.5.3 影响故障覆盖率的因素分析 |
| 4.6 本章总结 |
| 第五章 “FX”处理器低功耗的MBIST设计 |
| 5.1 存储器复杂性分析 |
| 5.2 MBIST的算法选取 |
| 5.3 SMarch算法能检测到的故障模型分析 |
| 5.3.1 固定故障 |
| 5.3.2 跳变故障 |
| 5.3.3 地址译码故障 |
| 5.3.4 读写逻辑故障 |
| 5.3.5 参数故障 |
| 5.4 MBIST的低功耗设计 |
| 5.4.1 MBIST整体设计 |
| 5.4.2 测试功耗分析 |
| 5.4.3 传统的降低MBIST功耗的方法 |
| 5.4.4 影响MBIST功耗的因素 |
| 5.4.5 本文降低MBIST功耗的方法和实现 |
| 5.5 测试功耗评估 |
| 5.6 MBIST的正确性验证 |
| 5.7 本章总结 |
| 第六章 结束语 |
| 6.1 本文工作总结 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 作者在学期间取得学术成果 |
（8）航天器可测试性设计研究（论文提纲范文）
| 1 国外可测试性技术发展 |
| 1.1 可测试性技术发展历程 |
| (1) 特定目标可测试性技术阶段 |
| (2) 标准化可测试性技术阶段 |
| (3) 递阶集成BIT (HIBIT) 技术阶段 |
| 1.2 可测试性技术应用实例 |
| 1.2.1 铱星系统中IEEE1149.1可测试性技术应用 |
| 1.2.2 GE通信卫星中总线平台应用 |
| 1.3 可测试性设计发展趋势 |
| (1) 通用DFT技术标准逐步完善并广泛应用 |
| (2) 完善BIT设计, 降低虚警率 |
| (3) 板卡级DFT技术逐渐延伸到系统级DFT技术 |
| (4) 新的测试信息处理技术与故障诊断方法的应用 |
| (5) 系统级DFT与在轨健康管理和可维修性设计技术同步发展并逐渐结合 |
| (6) 虚拟测试技术的引入 |
| 2 中国航天器的可测试性设计及与国外差距 |
| 2.1 中国航天器可测试性设计现状 |
| 2.1.1 单机级可测试性 |
| 2.1.2 系统级可测试性 |
| 2.2 中国航天器可测试性设计差距 |
| 3 中国航天器可测试性技术实施途径 |
| 3.1 可测试性设计原则 |
| 3.2 中国航天器可测性设计实施建议 |
| 3.2.1 可测试性设计规划 |
| (1) 单机级可测试性分析与设计 |
| (2) 系统级可测试性分析与设计 |
| 3.2.2 可测试性设计方法 |
| (1) 板级和单机级可测试性设计 |
| (2) 系统级可测试性设计 |
| 4 结束语 |
（9）基于DES理论的数模混合电路测试方法的研究（论文提纲范文）
| 摘要 |
| Abstract |
| 致谢 |
| 第一章 绪论 |
| 1.1 引言 |
| 1.2 可测试性技术概述 |
| 1.3 数模混合电路故障诊断技术 |
| 1.3.1 电路的故障诊断 |
| 1.3.2 数模混合电路故障诊断方法及现状 |
| 1.4 课题研究的目的及意义 |
| 第二章 基于DES理论的数模混合电路测试技术 |
| 2.1 离散事件系统(DES)理论概述 |
| 2.1.1 离散事件 |
| 2.1.2 离散事件系统(DES) |
| 2.2 基于DES理论的电路模型及可测试性分析 |
| 2.2.1 电路的可测试性 |
| 2.2.2 电路的最小测试集 |
| 2.2.3 故障隔离率 |
| 2.3 DES理论在电路测试中的应用 |
| 2.3.1 DES理论在数字电路测试中的应用 |
| 2.3.2 DES理论在模拟电路测试中的应用 |
| 2.3.3 DES理论在数模混合电路测试中的应用 |
| 第三章 数模混合电路最小测试集的求取 |
| 3.1 电路的最小测试集 |
| 3.2 最小测试集的求取方法 |
| 3.2.1 移走法 |
| 3.2.2 模拟退火法 |
| 3.2.3 GASA混合优化策略 |
| 3.3 用蚁群算法求取电路的最小测试集 |
| 3.3.1 蚁群算法概述 |
| 3.3.2 蚁群算法的原理 |
| 3.3.3 用于测试集的蚁群算法 |
| 3.4 小结 |
| 第四章 数模混合电路故障的仿真与分析 |
| 4.1 EDA技术简介 |
| 4.2 Multisim8软件 |
| 4.3 电路故障仿真实例 |
| 4.3.1 实例电路图 |
| 4.3.2 电路的故障仿真和建模分析 |
| 4.3.3 实验小结 |
| 第五章 数模混合电路的自动测试系统 |
| 5.1 自动测试系统 |
| 5.1.1 自动测试系统的构成 |
| 5.1.2 自动测试系统的发展概况 |
| 5.2 电路测试系统的设计 |
| 5.2.1 测试系统的总线 |
| 5.2.2 测试系统的设计方案 |
| 5.3 电路测试系统的软件 |
| 5.3.1 电路测试软件平台 |
| 5.3.2 系统软件的设计 |
| 5.4 小结 |
| 第六章 总结与展望 |
| 6.1 对本文工作的总结 |
| 6.2 对未来的展望 |
| 6.2.1 对可测试性技术的展望 |
| 6.2.2 对故障诊断技术的展望 |
| 参考文献 |
| 攻读硕士学位期间发表的论文 |
（10）可测性设计技术的回顾与发展综述（论文提纲范文）
| 1 可测性设计技术概述 |
| 1.1 可测性的定义 |
| 1.2 可测性的起源与发展过程 |
| 1.3 国内情况 |
| (1) 没有落实测试性设计与电子系统/设备设计的早期结合 |
| (2) 产品的研制、生产和使用在各阶段各环节的测试互不相关 |
| (3) 缺乏有效的测试性验证方法和明确的责任人对测试性指标进行考核 |
| (4) 缺乏有效的关于测试性设计的计算机辅助设计与仿真软件工具 |
| 2 可测性设计的几个基本技术问题 |
| 2.1 可测性建模技术 |
| 2.2 可测性的度量和评估 |
| 2.3 可测性设计的几种主要方法 |
| 2.3.1 边界扫描测试方法 |
| 2.3.2 内置自测试方法 |
| 2.3.3 IDDQ测试 |
| 2.4 可测性的国际标准 |
| 2.4.1 数字集成电路与数字系统的可测性设计国际标准——IEEE 1149.1 |
| 2.4.2 模拟及数模混合信号电路的国际测试标准——IEEE 1149.4 |
| 2.4.3 模块级测试与维护总线国际标准——IEEE1 1 4 9.5 |
| 2.4.4 高级数字化网络的测试与可测性设计国际标准——IEEE1149.6 |
| 2.4.5 基于内嵌芯核的系统芯片 (SOC) 的国际测试与可测性设计标准-IEEE P1500 |
| 2.5 可测性的设计工具 |
| 3 可测性设计发展趋势 |
四、可测试性技术的现状与未来（论文参考文献）
- [1]基于MPU可测试性设计扫描测试方法研究[D]. 李松. 天津大学, 2020(02)
- [2]基于可测试性技术的电路板测试系统研究[D]. 刘晓雨. 中国民航大学, 2020(01)
- [3]一种电机码盘控制芯片的DFT设计与验证[D]. 李泽发. 北京工业大学, 2020(07)
- [4]基于可测试性技术的机载电路板故障诊断研究[D]. 穆东旭. 中国民航大学, 2019(02)
- [5]基于内部1553B总线的航天器控制系统可测试性框架设计与验证[J]. 王海博,袁利. 空间控制技术与应用, 2014(02)
- [6]大型设备测试性技术研究现状分析[J]. 张琦,丁剑,贾爱梅. 机械制造与自动化, 2013(04)
- [7]一款高性能处理器的可测性设计与实现[D]. 王丹. 国防科学技术大学, 2012(04)
- [8]航天器可测试性设计研究[J]. 李彬,张强,任焜,唐宁. 空间控制技术与应用, 2010(05)
- [9]基于DES理论的数模混合电路测试方法的研究[D]. 刘大伟. 合肥工业大学, 2008(11)
- [10]可测性设计技术的回顾与发展综述[J]. 王厚军. 中国科技论文在线, 2008(01)